Anonim

Wie der große Physiker Niels Bohr einmal im Scherz bemerkte, sind Vorhersagen sehr schwierig, insbesondere in Bezug auf die Zukunft. Obwohl ich nicht in der Lage bin, mit einem Wissenschaftler von Bohrs Kaliber zu streiten, denke ich, dass einige Vorhersagen einfacher sind als andere, besonders wenn man einen Insider-Vorteil hat. Aus diesem Grund gehen wir bei Verific Design Automation davon aus, dass 2005 das Jahr sein wird, in dem in der EDA-Branche verschiedene auf SystemVerilog basierende Designtools vorgestellt werden.

Im Jahr 2003 bemerkten wir, dass viele Leute über SystemVerilog sprachen, insbesondere die EDA-Anbieter Mentor Graphics und Synopsys, aber nur sehr wenig vom Markt angezogen. Anscheinend war die Design-Community (noch) nicht so interessiert. Dies begann sich Ende 2003 zu ändern, als wir einige Anzeichen von großen Halbleiterunternehmen bekamen, dass sie sich ernsthaft mit SystemVerilog befassten.

Zu oft werden solche Initiativen aufgrund des Henne-Ei-Effekts jahrelang ausgesetzt. Designer kommen nicht nach SystemVerilog, weil es keine EDA-Tools gibt, und EDA-Anbieter investieren nicht in die Entwicklung eines SystemVerilog-Frontends, weil es keine Kunden gibt.

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Aufgrund der Bemühungen der Industrie erwarten wir jedoch im Laufe des Jahres eine Reihe bestehender EDA-Tools, die SystemVerilog 3.1 unterstützen. Der HDL-Eintrag, die Logiksynthese, die formale Verifizierung, die Simulation, die Emulation und die Simulationsbeschleunigung können alle von der Existenz dieses gemeinsamen Frontends ausgehen.

Am Ende ist es natürlich der Endverbraucher, der wirklich davon profitiert. SystemVerilog wird nicht nur früher verfügbar sein, sondern es werden auch die Frontends mehrerer EDA-Tools verwendet. Und für diejenigen von uns, die sich an die frühen neunziger Jahre erinnern, als jedes EDA-Tool über eine eigene unterstützte HDL-Untergruppe verfügte, dürfte dies der größte Gewinn von allen sein.