Anonim

An den heutigen Prozessknoten ist immer deutlicher geworden, dass Konstrukteure Rendite nicht mehr als nachträglich betrachten können. Bei 90 nm und darunter wirken sich Entwurfsentscheidungen direkt auf die Herstellbarkeit und die Ausbeute der Geräte aus.

Die Herausforderung wird durch den disaggregierten und globalen Charakter der heutigen Halbleiterindustrie verschärft. Chipdesigner und -hersteller arbeiten häufig für verschiedene Unternehmen und leben häufig in ganz verschiedenen Teilen der Welt.

In diesem Umfeld liegt die Verantwortung zunehmend in der Entwicklung von Automatisierungssystemen, um den „Klebstoff“ zu liefern, der das gesamte Unternehmen zusammenhält. Infolgedessen hat sich gezeigt, dass EDA-Systeme, die aus unterschiedlichen Werkzeugen bestehen, die Fehlerursachen nicht kollektiv beheben oder die Ausbeute effektiv optimieren können. Erforderlich ist eine umfassende Lösung, die den gesamten Design- und Fertigungsfluss abdeckt - von der Prozessmodellierung über das IC-Design bis zur Maskensynthese.

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Ertragsverlustmechanismen definieren

Die Zunahme von Defekten bei Nanometergeometrien kann auf eine Reihe von Ursachen zurückgeführt werden, insbesondere auf Lithografiefehler, Prozessschwankungen und Umgebungsschwankungen. Alle diese Faktoren können zu funktionellen Ertragsverlusten führen, bei denen der Chip überhaupt nicht läuft, und zu parametrischen Ertragsverlusten, bei denen der Chip zwar läuft, aber nicht die Entwurfsspezifikationen erfüllt (siehe Abbildung 1).

Abhängig von der Größe der Abweichung können systematische und zufällige Fehler zu funktionellen oder parametrischen Ertragsverlusten führen.

Heutzutage tragen systematische Variationen im Herstellungsprozess wesentlich zum Verlust der Funktionsausbeute bei: Dazu gehören häufig Probleme wie Variationen in der Metallbreite und -dicke oder Maskenfehlausrichtung. Zufällige Variationen - wie Partikelverunreinigungen, die zu Kurzschlüssen oder Unterbrechungen führen - tragen ebenfalls zum Verlust der Funktionsausbeute bei.

Der parametrische Ertragsverlust kann weniger schwerwiegend erscheinen. Geräte, die zu langsam oder zu heiß sind, können manchmal in einer leistungsschwächeren Anwendung erneut bereitgestellt werden. Sie werden jedoch weiterhin als "Verlust" gewertet: Das Zielgerät kann nicht "direkt auf den Markt" geliefert werden (nicht zum richtigen Zeitpunkt oder zu den richtigen Kosten) oder mit der richtigen Funktionalität).

Defekte, die durch systematische und zufällige Schwankungen von geringerer Größe während der Herstellung verursacht werden, tragen in hohem Maße zum parametrischen Ausbeuteverlust bei: Diese können zu Schwellenspannungsproblemen, hohen Leckströmen und parasitären Verbindungen führen. Sie können auch den Stromverbrauch und die Betriebstemperatur des Chips beeinflussen. Umgebungsvariationen können auch zum parametrischen Ertragsverlust beitragen.

In jüngster Zeit haben fortgeschrittene Prozessknoten einen Trend zu geringeren Erträgen sowohl bei der Einführung als auch bei der Reife gezeigt. Prozessvariationen wirken sich auf Entwurfsparameter aus, die mit der Reduzierung der Strukturgröße und der zunehmenden Komplexität des Entwurfs immer umfangreicher werden.

Umfassende Ertragslösung

Um diesen Herausforderungen zu begegnen, ist eine umfassende Lösung für die Entwurfsautomatisierung erforderlich.

Das erste Element - TCAD-Software (Technology Computer Aided Design) - kann verwendet werden, um Prozess-, Geräte- und Verbindungseigenschaften durch Simulation vorherzusagen und zu optimieren. TCAD-Modelle halten Einzug in die Fertigung, um beispielsweise statistische Schwankungen elektrischer Parameter in Abhängigkeit von Prozessparametern zu simulieren.

Die zweite Anforderung besteht in einer Bibliotheksentwicklungslösung, die diese genauen Modelle verwendet und fortschrittliche Methoden wie Regeln für Subwellenlängen und empfohlene Regeln für Gießereien für die Erstellung von Bibliotheken mit optimiertem Ertrag unterstützt.

Der dritte Teil des Gesamtflusses ist eine DFY-Implementierungslösung (Design for Yield), die Yield-optimierte Bibliotheken und andere routingbasierte Techniken verwendet, um Timing, Fläche, Leistung, Routingfähigkeit, Signalintegrität und Ertragsprobleme gemeinsam zu behandeln unabhängig.

Last but not least ist das vierte Element eine vollständige Maskensyntheselösung, die die Konstruktionsabsicht versteht und entsprechend fortschrittliche Auflösungsverbesserungstechniken (RET) einsetzt, um die Herstellbarkeit zu optimieren.

Üblicherweise verwendete Techniken umfassen die optische Näherungskorrektur (OPC); die Hinzufügung von Hilfsfunktionen; und die Verwendung von Phasenverschiebungsmasken. Durch die Verwendung dieser Techniken können Effekte wie kontrastarme Bereiche, die zur Überbrückung führen, reduziert werden. Verkürzungen der Drahtlänge, die zu einer schlechten Überlappung führen; oder Drahtbreitenreduzierungen, die zu „Drahtverengungen“ oder -öffnungen führen.

Damit sie beispielsweise zulässige Toleranzen für ein bestimmtes Merkmal anpassen können, müssen diese Techniken mit dem dritten Teil des Gesamtflusses, nämlich der DFY-Implementierungslösung, abgeglichen werden.

In der Praxis (und fast per definitionem) überbrücken viele aktuelle DFY-Entwicklungen die Lücke zwischen einer oder mehreren dieser vier Unterabteilungen. Beispielsweise ermöglicht die Verwendung von Zellen mit Ertragsbewertung, die für die Zielprozesstechnologie - oder sogar für eine bestimmte Fertigungslinie - charakterisiert sind, eine gleichzeitige Optimierung des Ertrags und anderer Schlüsselparameter. Und auf Herstellbarkeit optimierte Bibliothekszellen minimieren Bedruckbarkeitsprobleme und reduzieren den Aufwand für die Maskensynthese.

Die Notwendigkeit, den Ertrag zu optimieren, führt auch zu Änderungen bei den Timing-Analyse-Techniken. Bei Nanometergeometrien, bei denen Variationen innerhalb der Chips (innerhalb eines Chips) dominieren, befinden sich selten alle Schaltungselemente an derselben Ecke (schlechteste oder beste). Darüber hinaus unterstützen die meisten Designs heutzutage mehrere Funktionsmodi (zum Beispiel sind viele Mobiltelefone heutzutage mit einem Chip für Multimedia-Spiele, Kamera und MP3-Aufnahme und -Wiedergabe ausgestattet). Um den ungünstigsten Fall für alle Modi und Ecken zu erzielen, sollte die Zeitüberprüfung für mehrere Modi und mehrere Ecken gleichzeitig durchgeführt werden (siehe Abbildung 3).

Der nächste Schritt in diesem Bereich ist die Umstellung auf die statistische Zeitanalyse. Dies wird Variationen im darunterliegenden Silizium besser modellieren, wobei Schaltungsparameterverteilungen verwendet werden, um den Prozentsatz von Schaltungen zu identifizieren, die mit einer gegebenen Geschwindigkeit laufen werden. Für die statistische Zeitanalyse sind Bibliothekszellenmodelle erforderlich, die beschreiben, wie sich Änderungen in verschiedenen Parametern auf die Verzögerung der Zelle auswirken.

Schließlich ist es im Kampf um die Ertragsverbesserung notwendig, den „Kreislauf zu schließen“. Ein integrierter Fluss zwischen Entwurfsimplementierung, Testmustergenerierung und Fehlerdiagnose hilft bei der schnellen Identifizierung von Fehlermechanismen zur Verbesserung der Ausbeute.

Das Verständnis, wie Design, Lithografie und Prozessmodellierung zusammenwirken und die Ausbeute beeinflussen, ist für Chipdesigner mittlerweile eine etablierte Notwendigkeit. Nur mit der Unterstützung eines umfassenden, ertragsorientierten Ablaufs für die Entwurfsautomatisierung können Designer den Ertrag zusammen mit den anderen Entwurfsparametern optimieren.