Anonim

Die Entwicklung ist eines der Ergebnisse eines siebenjährigen EPSRC-Projekts zur Suche nach neuen Methoden zur Verbesserung des konventionellen CMOS.

"Aus der Sicht der Schaltung sollte es eine optimierte Struktur sein", sagte Dr. Douglas Paul von der University of Cambridge.

Die obige Abbildung zeigt die Ergebnisse für die vergrabenen Kanalstrukturen (rote Kurven) in verspanntem Silizium im Vergleich zu Standardtransistoren (schwarz) im selben Materialsystem.

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Die Struktur wurde in 0, 25 um CMOS demonstriert. Paul sagte, das Hauptproblem sei die erhöhte Diffusion von Germanium in das Gateoxid bei der Verarbeitungstemperatur. Das Ergebnis ist eine Verringerung der n-Kanal-Leistung im Vergleich zu Oberflächenkanälen
gespanntes Silizium.

Das Projekt mit neun Universitäten zu Heteroübergangs-MOS-Strukturen entwickelte die heute übliche Verwendung von verspanntem Silizium, um die Ladungsträgermobilität in Transistoren mit sehr kurzen Gatelängen zu verbessern. Zu den Errungenschaften gehörten Verbesserungen der ION-Ströme sowohl bei nMOS- als auch bei pMOS-Bauelementen in CMOS um bis zu 100 Prozent.

Anstatt sich auf das Schrumpfen von Toren zu konzentrieren, lag der Fokus auf der Verwendung fortschrittlicher Substrate in Prozessen von beispielsweise 0, 25 um.

"Das Problem der Industrie besteht darin, dass die Oxiddicke bei verkleinerten Prozessen und Gate-Längen unter 100 nm unter 2 nm sinkt und die Mobilität aufgrund von Wechselwirkungen über das Gate-Oxid abnimmt", erklärte Paul.

„Intel, IBM und andere Unternehmen versuchen, immer kleinere Transistoren zu entwickeln und sind dabei, an der Spitze der Roadmap voranzukommen. Der Ansatz, den wir gewählt haben, besteht darin, eine etwas entspanntere Geometrie zu verwenden und zu demonstrieren, dass Sie ein oder zwei zusätzliche Technologiegenerationen erhalten können, indem Sie einfach gespannte Siliziumwafer einlegen. “