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„Da der Körper des Transistors vom Substrat isoliert ist, baut sich auf dem Körper eine positive oder negative Ladung auf“, erklärte Mark-Eric Jones, CEO von Innovative Silicon.

Im Vergleich zu DRAM sind wesentlich weniger Ladungsträger zwischen ein und fünftausend gespeichert. "Aber diese Ladung wird durch den Gewinn des Fet verstärkt", sagte Jones.

Die Firma bevorzugt die Verwendung von NMOS-Bauelementen, bei denen Elektronen zum Speichern von Ladung zum p-Typ-Substrat hinzugefügt oder daraus entfernt werden. Wenn der Transistor durch die Wortleitung am Gate und die Bitleitung am Drain aktiviert wird, erhöht eine positive Ladung in der Vorrichtung den Source-Strom und ergibt eine logische Eins.

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Eine negative Ladung im Körper wird den Kanal des Fets einschränken, den Quellenstrom verringern und eine logische Null ergeben.

Die Firma hat die Speicherzellen in CMOS bei neun Gießereien und bis zu einem Leff von 40 nm getestet. Z-RAM arbeitet sowohl mit vollständig als auch teilweise erschöpftem SOI und mit zukünftigen Transistoren wie FinFets.

Megabit-Testchips werden jetzt auf 90 nm mit einer Zellengröße von 0, 18 um im Quadrat hergestellt. Lesen und Schreiben liegen beide unter 3 ns, behauptete Jones, und platzierte Z-RAM in Bezug auf die Geschwindigkeit zwischen DRAM und SRAM.

"Nach einiger Zeit rekombiniert die Ladung wieder, sodass wir sie wie einen DRAM auffrischen müssen", sagte Pierre Fazan, Gründer von Innovative Silicon. Auf der positiven Seite sind Lesevorgänge nicht destruktiv.

SOI-Wafer kosten normalerweise 10 bis 15 Prozent mehr als Bulk-Silizium-Wafer. Speicher in eingebetteten Chips, Mikrocontrollern und Prozessoren bilden jedoch häufig mehr als die Hälfte des Chips.