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Für Altera ist es die zweite Generation von Cyclone. Sie verdreifacht die maximale Logik auf 68.000 Logikelemente, das Vierfache des eingebetteten Speichers und verfügt über fest verdrahtete Multiplikatoren.

"Mit Cyclone-II haben wir die Dichte, die wir abdecken, erheblich erhöht", sagte Paul Hollingworth, Marketing Director bei Altera. „Und wir haben spezielle Multiplikatoren hinzugefügt. Es gibt eine breite Palette von Anwendungen, bei denen Benutzer Multiplikatoren benötigen. “

Es stehen bis zu 150 18 × 18-Bit-Multiplikatoren mit 250 MHz zur Verfügung. Festverdrahtete Schnittstellen zu DDR2- und QDR-II-Speicher wurden ebenfalls integriert und bieten Datenraten von bis zu 668 Mbit / s.

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Der eingebettete Speicher besteht aus 4, 6-kbit-Blöcken, wobei zwischen 120 kbit und 1, 1 MBit für alle sechs Geräte der Familie verfügbar sind. Diese können als Single- oder Dual-Port, als ROM oder als FIFOs konfiguriert werden. Benutzer-E / A reichen von 142 Pins bis 622 Pins.

Altera wird weiterhin Cyclone unterstützen, da die im 90-nm-Prozess festgelegte 1, 2-V-Kernspannung von Cyclone-II für einige Anwendungen nicht geeignet sei. Das größte 2C70-Gerät wird laut Firmenangaben ein Volumen von 70 US-Dollar haben.

Software-Support ist ab sofort im Quartus II-Tool des Unternehmens verfügbar. Mithilfe einer kostenlosen Version der Software im Internet können Entwürfe für beide Cyclone-Familien getestet werden.

Mittlerweile hat Lattice zwei neue Produktfamilien im Low-Cost-Bereich. Die EC-Geräte sind Standard-FPGAs, während die ECP-Familie eingebettete DSP-Blöcke enthält.

„Diese neuen Geräte werden auf der Technologie von Fujitsu, unserem neuen Gießerei-Partner, basieren“, erklärte Stan Kopec, Marketingleiter bei Lattice. Die 0, 13-µm-Geräte werden mit den 90-nm-Cyclone-II- und Xilinx-Spartan-3-Bauteilen konkurrieren, obwohl Kopec der Ansicht ist, dass die technologische Lücke kein Problem darstellt.

„Wir haben die Größe der 0, 13-µm-Matrize auf den 90-nm-Bereich optimiert“, sagte Kopec. "Und 0, 13 µm sind wesentlich besser herstellbar als 90 nm."

Die Logik in den EC / ECP-Teilen bleibt die Standard-Nachschlagetabelle mit vier Eingängen und reicht von 1.500 bis 41.000 Elementen. Um die Chipfläche zu reduzieren, können nur 25 Prozent der LUTs verteiltes RAM implementieren, etwa die Hälfte der Spartan-3-Geräte.

Embedded Block RAM variiert zwischen 18 kbit und 645 kbit in 9 kbit-Blöcken. Es kann Single-Port-, Dual-Port- oder Pseudo-Dual-Port-RAM mit einer Breite von 1 bis 36 Bit bilden. PLLs werden zwischen 33 MHz und 420 MHz ausgeführt, während die E / A-Anzahl zwischen 112 und 576 liegt. Um die Chipfläche zu verringern, können nicht alle E / A alle Standards implementieren.

"Wir haben schließlich alle E / A-Standards mit geringen Implementierungskosten und die teuren E / A-Standards mit einer reduzierten Anzahl von Pins unterstützt", erklärte Kopec. "Wir mussten einige Entscheidungen treffen, um das Gleichgewicht zwischen I / O-Support und Kosten zu finden."

DDR-Speicherschnittstellen arbeiten mit bis zu 166 MHz für Übertragungen mit 333 Mbit / s. "DDR ist zum Speicher der Wahl geworden - die Kosten pro Bit sind relativ niedrig -, aber es ist für die Systementwickler ein harter Schlag", sagte Kopec.