Anonim
LETI Wafer Mikroelektronikplatte

Das IRT hat sich mit dem Chip- und MEMS-Prototyping-Spezialisten CMP zusammengetan, um eine Multi-Projekt-Wafer-Post-Process-3D-Integration (3D-MPW) bereitzustellen.

Hierbei werden 3D-Nachbearbeitungstechnologien auf Waferebene von IRT Nanoelec verwendet. Zu diesen Technologien gehören Durchkontaktierungen (Through Silicon Vias, Via Last), vertikale Leiterbahnen mit feinem Abstand (Mikrosäule mit Lot) und spezielle Oberflächenbehandlungen für die 3D-Integration, z. B. UBM (Under-Bump-Metallurgy).

Diese 3D-Module ermöglichen ein breites Spektrum neuer, vollständiger 3D-Architekturen wie das Stapeln mehrerer Chips mit Flip-Chip, die heterogene Integration nebeneinander und die 3D-Partitionierung verschiedener CMOS-Chips, die aus CMP-Läufen stammen.

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Multi-Die-3D-Chips werden zur Miniaturisierung und Leistungssteigerung eingesetzt. Die Technologie taucht nun in immer mehr Anwendungen wie FPGA, 3D-Speichern und MEM auf und umfasst die Verarbeitung auf Waferebene in dedizierten Läufen.