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"Wir haben im Logikbereich eines 90-nm-Mikroprozessorkerns eine Reduzierung der statischen Leistung um bis zu 70 Prozent festgestellt", sagte CEO Robert Baker gegenüber Electronics Weekly.

Das Tool identifiziert Orte, an denen schnelle, aber undichte Bibliothekszellen durch langsamere, weniger undichte Zellen ersetzt werden können, ohne dass dies die Gesamtzeit des Chips beeinflusst.

Das eigentliche Ziel des Werkzeugs ist 90 nm, wobei Leckage ein wesentliches Problem darstellt.

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„Der Unterschied zwischen Zellen mit hohem und niedrigem Verlust besteht jedoch in einer dicken Oxidschicht, einer oder zwei Masken, sodass es keinen Grund gibt, sie nicht auf ältere Designs mit 0, 13 μm anzuwenden“, so Baker.

Isis-Vt "nimmt die Ausgabe eines beliebigen Orts- und Routenwerkzeugs, typischerweise im DEF- (Design Exchange Format) und LEF-Format (Library Exchange Format)", sagte Baker, "und identifiziert jeden einzelnen Pfad durch dieses Werkzeug. Allein für einen Risc-Core könnten dies 100 Millionen Pfade sein. “Bei der Ausgabe handelt es sich um neue LEF- und DEF-Dateien.

"Der Benutzer muss dies dann innerhalb seines Design-Flows für sich selbst überprüfen", sagte Baker zum Beispiel mit PrimeTime von Synopsys.

Es gibt bereits Switches und Routing-Tools zur Optimierung der statischen Leistung, aber Baker behauptet, dass sein Tool mehr Pfade identifiziert, Tausende mehr in einem Testfall und ein besseres Ergebnis erzielen kann.

Das Tool wurde an „einer Reihe von Designs“ getestet, einschließlich 0, 13-µm- und 90-nm-Kundenchips. Auf einem 2-GHz-Linux-PC dauerte es 40 Minuten, um das 90-nm-Prozessor-Logikbeispiel auszuführen.

Es wurden noch keine Isis-Vt-optimierten Designs in Silizium hergestellt, daher bleibt die Reduzierung der statischen Leistung um 70 Prozent eine modellierte Zahl. Es ist auch temperaturabhängig.